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XC9500XL系列是一個3.3V CPLD系列

時間:2019-10-12, 來源:互聯網, 文章類別:元器件知識庫

特征
為高性能3.3V系統優化
- 5 ns端到端邏輯延遲,內部系統頻率高達208 MHz
- 小型封裝,包括vqfps、tqfps和csp(芯片級封裝)
- 所有套餐均提供免費PB
- 低功率運行
- 5V容限I/O引腳接受5V、3.3V和2.5V信號
- 3.3V或2.5V輸出能力
- 先進的0.35微米功能尺寸CMOS快速閃存技術
先進的系統功能
- 系統內可編程
- 卓越的銷鎖定和可布線性
FastConnect II開關矩陣
- 超寬54輸入功能塊
- 每個宏單元最多90個產品術語,并有單獨的產品術語分配
:XC9500XL設備系列
- 具有三個全局和一個積項時鐘的本地時鐘反轉
- 每個輸出管腳的單獨輸出啟用(帶本地反轉)
- 所有用戶和邊界掃描管腳輸入上的輸入滯后
- 所有用戶引腳輸入上的總線保持電路
- 支持熱插拔功能
- 在所有設備上完全支持ieee標準1149.1邊界掃描(jtag)
四針兼容設備密度
- 36至288個宏單元,8006400個可用門
快速并發編程
單個輸出的回轉率控制
增強的數據安全功能
卓越的質量和可靠性
- 10000個程序/擦除周期耐久等級
- 20年數據保留
引腳與5V芯XC9500系列兼容,采用通用封裝封裝封裝

家庭概況
FastFlash XC9500XL系列是一個3.3V CPLD系列,主要用于高端通信和計算系統中的高性能、低電壓應用,在這些系統中,高設備可靠性和低功耗非常重要。每個xc9500xl設備都支持系統內編程(isp)和完整的ieee std 1149.1(jtag)邊界掃描,從而為小尺寸封裝提供優越的調試和設計迭代能力。XC9500XL系列設計用于與XilinxVirtex系列、Spartan系列和XC4000XL系列的現場可編程門陣列密切合作,使系統設計師能夠在快速接口電路和高密度通用邏輯之間以最佳方式劃分邏輯。如表1所示,XC9500XL設備的邏輯密度范圍分別為800至6400個可用門和36至288個寄存器。多個包選項和相關的I/O容量如表2所示。XC9500XL系列成員完全兼容管腳,允許在給定的封裝外形中跨多個密度選項進行輕松的設計遷移。
XC9500XL體系結構特性滿足了系統內可編程性的要求。增強的插針鎖定功能避免了昂貴的板返工。在整個商業運行范圍內的系統編程和高編程耐久性評級提供無憂的系統現場升級重新配置。擴展的數據保留支持更長、更可靠的系統操作壽命。
先進的系統功能包括輸出轉換率控制和用戶可編程的接地引腳,以幫助減少系統噪音。每個用戶引腳與5V、3.3V和2.5V輸入兼容,輸出可配置為3.3V或2.5V操作。XC9500XL設備顯示對稱的3.3V全輸出電壓擺動,以允許平衡上升和下降時間。

每個XC9500XL設備是一個子系統,由多個功能塊(FBS)和I/O塊(IOB)組成,通過FastConnect II開關矩陣完全互連。iob為設備輸入和輸出提供緩沖。每個FB提供可編程邏輯能力,具有額外的54個輸入和18個輸出。FastConnect II開關矩陣將所有FB輸出和輸入信號連接到FB輸入。對于每個FB,多達18個輸出(取決于封裝管腳計數)和相關的輸出使能信號直接驅動到IOB
功能塊
每個功能塊由18個獨立的宏單元組成,每個宏單元能夠實現組合或注冊的功能。FB還接收全局時鐘、輸出啟用和設置/重置信號。FB產生18個驅動FastConnect開關矩陣的輸出。這18個輸出及其相應的輸出使能信號也驅動iob。
fb中的邏輯是使用產品表示的總和來實現的。54個輸入向可編程和陣列提供108個真實和補充信號,形成90個產品術語。這些產品術語中的任意數量(最多90個可用術語)都可以由產品術語分配器分配給每個宏單元。

每個xc9500xl宏單元可以單獨配置操作。每個寄存器都支持兩個異步集
用于組合函數或注冊函數。宏單元和重置操作。通電時,所有用戶注冊
相關的FB邏輯如圖3所示。初始化為用戶定義的預加載狀態(如果未指定,則默認為0 5個來自和數組的直接產品術語可用)。
用作主要數據輸入(到或和異或門)以實現組合功能,或用作控制輸入,包括時鐘、時鐘啟用、設置/重置和輸出啟用。與每個宏單元關聯的產品術語分配器選擇如何使用這五個直接術語。

功能塊內的XC9500XL宏單元
所有全局控制信號可用于每個宏單元,包括時鐘、設置/重置和輸出啟用信號。宏單元寄存器時鐘源于三個全局時鐘或一個乘積項時鐘。所選時鐘源的真極性和補極性都可以在每個宏單元中使用。還提供gsr輸入以允許將用戶寄存器設置為用戶定義的狀態。

產品術語分配器
產品術語分配器控制如何將五個直接產品術語分配給每個宏單元。例如,所有五個直接項都可以驅動或函數

直接積項宏單元邏輯
產品術語分配器可以在fb中重新分配其他產品術語,以增加宏單元超過五個直接術語的邏輯容量。任何需要附加產品條款的宏單元都可以訪問FB內其他宏單元中的未提交產品條款。一個宏單元最多可以使用15個產品項,而TPTA的增量延遲很小注意,增量延遲只影響其他宏單元中的乘積項。直接產品條款的時間沒有改變。

輸入緩沖器與5V CMOS、5V TTL、3.3V CMOS和2.5V CMOS信號兼容。輸入緩沖器使用內部3.3V電壓源(V)來確保輸入閾值是恒定的,并且不隨V電壓變化。每個輸入緩沖器提供輸入滯后(典型為50 mV),以幫助降低具有緩慢上升或下降邊緣的輸入信號的系統噪聲。CCNTCIO
每一個輸出驅動器的設計,以提供快速切換和最小的功率噪聲。設備中的所有輸出驅動器可以配置為通過將設備輸出電壓電源(v)連接到3.3v或2.5v電壓電源來驅動3.3v cmos電平(也與5v ttl電平兼容)或2.5v cmos電平。圖11顯示了XC9500XL設備如何在只有3.3V的系統和混合電壓系統中使用,以及5V、3.3V和2.5V電源的任何組合。CIO
每個輸出驅動器也可以配置為回轉率限制操作。在用戶控制下,可以降低輸出邊緣速率以降低系統噪聲(附加時間延遲t)。


輸出使能可以從四個選項之一生成:來自宏單元的產品術語信號、任何全局輸出使能信號(gts),始終為“1”或始終為“0”。對于具有72個或更少宏單元的設備,有兩個全局輸出使能,對于具有144個或更多宏單元的設備,有四個全局輸出使能。任何選定的輸出使能信號可在每個管腳輸出處進行局部反轉,以提供最大的設計靈活性。
每個IOB提供用戶可編程的接地引腳能力。這允許將設備I/O管腳配置為附加接地管腳,以強制其他未使用的管腳進入低壓狀態,并提供附加設備接地能力。引腳的接地是通過內部邏輯實現的,該邏輯強制邏輯低輸出,而不考慮內部宏單元信號,因此內部宏單元邏輯不受可編程接地引腳能力的影響。
每個iob還提供在有效用戶操作期間處于活動狀態的總線保持電路(也稱為“保持器”)。總線保持特性通過保持輸入的最后一個已知狀態直到下一個輸入信號出現,消除了連接未使用引腳的需要,無論是高還是低。總線保持電路通過50 kΩ的標稱電阻(R)驅動相同的狀態。注:總線保持輸出將驅動不高于V,以防止與2.5V組件接口時信號過驅動。BHCIO

XC9500XL設備,僅適用于(A)3.3V和(B)混合5V/3.3V/2.5V系統
當設備不在有效的用戶操作中時,總線保持電路默認為等效的50 kΩ上拉電阻器,以提供已知的可重復設備狀態。當設備處于擦除狀態、編程模式、JTAG INTEST模式或初始通電時,會發生這種情況。下拉電阻器(1kΩ)可以外部添加到任何引腳,以覆蓋默認的R電阻,從而在通電或任何其他模式期間強制處于低狀態。BH
5V容錯I/O
即使核心電源為3.3伏,每個XC9500XL設備上的I/O都具有完全5伏的耐受能力。這允許5V CMOS信號直接連接到XC9500XL輸入,而不會損壞。在將5V信號應用于I/O之前,3.3V電源必須至少為1.5V。在3.3v/2.5v混合系統中,用戶管腳、核心電源(v)和輸出電源(v)可以按任意順序供電。CCNTCCNTCIO
Xilinx專有ESD電路和高阻抗初始狀態允許使用這些設備的熱插拔卡。
銷釘鎖定能力
在設計迭代期間鎖定用戶定義的管腳分配的能力取決于體系結構適應意外更改的能力。xc9500xl設備包含了一些架構特性,這些特性增強了接受設計更改的能力,同時保持了相同的引腳。
xc9500xl架構結合了fastconnect ii交換機矩陣中的大量路由交換機、54寬的輸入功能塊以及每個宏單元內靈活的雙向產品術語分配,提供了優越的pin鎖定特性。這些特性解決了需要添加或更改內部路由的設計更改,包括將附加信號添加到現有方程中,或分別增加方程復雜性。

系統內編程
一個或多個XC9500XL設備可以菊花鏈連接在一起,并通過標準4針JTAG協議在系統中編程,如圖14所示。系統內編程提供快速有效的設計迭代,并消除包處理。xilinx開發系統使用xilinx下載電纜、第三方jtag開發系統、jtag兼容板測試儀或模擬jtag指令序列的簡單微處理器接口提供編程數據序列。
在系統編程過程中,所有的I/O都是3態的,并由總線保持電路拉高。如果在此期間某個特定信號必須保持低電平,則可以在引腳上添加下拉電阻器。
外部編程
XC9500XL設備也可以由Xilinx HW-130設備程序員和第三方程序員進行編程。這提供了在制造過程中使用預編程設備的額外靈活性,并為將來的增強和設計更改提供了系統內可編程選項。
可靠性和耐久性
所有xc9500xl cpld在系統程序/擦除周期中提供至少10000的持久性級別和至少20年的數據保持期。每個設備都符合此持續時間限制內的所有功能、性能和數據保留規范。
ieee標準1149.1邊界掃描(jtag)
xc9500xl設備完全支持ieee標準1149.1邊界掃描(jtag)。每個設備都支持extest、sample/preload、bypass、usercode、intest、idcode、highz和clamp指令。系統編程操作中包含附加說明。
設計安全性
XC9500XL設備包含高級數據安全功能,可完全保護編程數據免受未經授權的讀取或意外的設備擦除/重新編程。表3顯示了四種不同的可用安全設置。
用戶可以設置讀取安全位,以防止讀取或復制內部編程模式。設置后,它們還禁止進一步的程序操作,但允許設備擦除。擦除整個設備是重置讀取安全位的唯一方法。
當jtag管腳受到噪聲(例如系統通電期間)影響時,寫安全位提供額外的保護,防止意外的設備擦除或重新編程。一旦設置,當設備需要用有效模式和特定的jtag指令序列重新編程時,可以停用寫保護。

低功率模式
所有XC9500XL設備都為單個宏單元或跨所有宏單元提供低功耗模式。此功能可顯著降低設備功率。
每個宏單元可以由用戶在低功耗模式下編程。應用程序的性能關鍵部分可以保持在標準電源模式,而應用程序的其他部分可以編程為低功耗操作,以減少總體功耗。為低功耗模式編程的宏單元在管腳到管腳的組合延遲和寄存器設置時間中產生附加延遲(tlp)。產品項時鐘輸出和產品項輸出啟用延遲不受宏單元功率設置的影響。以小于50ns上升/下降時間的速率切換的信號應分配給在低功率模式下配置的宏單元。
時序模型
XC9500XL架構的一致性允許整個設備的簡化計時模型。基本計時模型僅適用于使用直接乘積項的宏單元函數,具有標準功率設置和標準轉換率設置。表4顯示了產品術語分配器(如果需要)、低功耗設置和回轉限制設置對每個關鍵定時參數的影響。
乘積項分配時間取決于宏單元函數的邏輯跨度,宏單元函數的邏輯跨度定義為小于乘積項路徑中的最大分配器數。如果只使用直接乘積項,則邏輯跨度為0。

通電特性
通電期間,XC9500XL設備I/O可能未定義,直到V上升到1伏以上。這個時間段被稱為亞閾值區,因為晶體管還沒有完全打開。如果v在v之前或與v同時通電,則i/o可以在此電壓轉換范圍內驅動。如果在V通過亞閾值區域后V通電,I/O將處于3狀態,并有微弱的上拉,直到V達到用戶操作狀態的閾值(約2.5V)。當V達到這一點時,初始化用戶寄存器(通常在200μs內),然后I/O將采用由用戶模式確定的行為,如圖17所示。小精靈小精靈小精靈小精靈小精靈小精靈小精靈
如果設備處于擦除狀態(在對任何用戶模式進行編程之前),則設備輸出將在弱上拉時保持禁用狀態。JTAG引腳允許設備在任何時候進行編程。所有設備出廠時都處于擦除狀態。
如果對設備進行了編程,則設備輸入和輸出將呈現其正常運行的配置狀態。jtag管腳允許在任何時候進行設備擦除或邊界掃描測試。
開發系統支持
XC9500XL系列和相關的系統內編程功能在Xilinx提供的任何一個軟件解決方案中都完全受支持。
基金會系列是一個包含示意性條目、HDL(VHDL、Verilog)的集成開發系統。
時序模型參數
以及模擬能力。它支持xc9500xl系列以及其他cpld和fpga系列。
聯盟系列包括cpld和fpga實現技術,以及聯盟伙伴eda解決方案所需的所有庫和接口。
FastFlash技術
采用先進的0.35微米特征尺寸CMOS閃存工藝制造所有XC9500XL器件。fastflash過程提供高性能邏輯能力、快速編程時間、卓越的可靠性和持久性評級。

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