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AD9754是TXDAC系列高性能、低功耗CMOS數模轉換器(DAC)

時間:2019-10-12, 來源:互聯網, 文章類別:元器件知識庫

產品描述

AD9754是TXDAC系列高性能、低功耗CMOS數模轉換器(DAC)的第二代寬帶14位分辨率成員。txdac系列由8位、10位、12位和14位的pin兼容dac組成,專門針對通信系統的傳輸信號路徑進行了優化。所有設備共享相同的接口選項、小外形封裝和引腳,提供基于性能、分辨率和成本的向上或向下組件選擇路徑。AD9754提供卓越的交流和直流性能,同時支持高達125 msps的更新速率。

AD9754靈活的單電源工作范圍為+4.5V至+5.5V,低功耗非常適合便攜式和低功耗應用。它的功耗可以進一步降低到僅65兆瓦,性能略有下降,通過降低全尺寸電流輸出。此外,斷電模式將待機功耗降低到大約20 mw。

AD9754采用先進的CMOS工藝制造。分段電流源結構與專有的開關技術相結合,以減少雜散成分,提高動態性能。邊緣觸發輸入鎖存器和1.2v溫度補償帶隙基準集成,提供完整的單片dac解決方案。

數字輸入支持+2.7V和+5V CMOS邏輯系列。

TXDAC是模擬設備公司的注冊商標。

受美國專利號5450084、5568145、5689257、5612697和5703519保護。

AD9754是一個電流輸出DAC,標稱滿標度輸出電流為20毫安,輸出阻抗大于100 kΩ。

提供差動電流輸出以支持單端或差動應用。兩個電流輸出之間的匹配確保在差分輸出配置中增強動態性能。電流輸出可直接連接到輸出電阻器,以提供兩個互補的單端電壓輸出或直接饋入變壓器。輸出電壓符合范圍為1.25v。

片上參考和控制放大器的配置是為了最大的準確性和靈活性。AD9754可以由片上參考電壓或各種外部參考電壓驅動。內部控制放大器提供寬(>10:1)調節范圍,允許AD9754滿標度電流在2毫安至20毫安范圍內調節,同時保持良好的動態性能。因此,ad9754可以在降低的功率電平下工作,或者可以在20db范圍內進行調整以提供額外的增益測距能力。AD9754有28個鉛SOIC和TSSOP封裝。規定在工業溫度范圍內運行。

產品亮點

1、AD9754是寬帶TXDAC高性能產品系列的一員,它提供基于分辨率(8到14位)、性能和成本的向上或向下組件選擇路徑。全系列TXDAC均采用工業標準插腳。

2、AD9754采用CMOS工藝制造,采用了一種特殊的開關技術,可以提高動態性能,而不是以前由功率/成本更高的雙極或BiCMOS器件所能達到的性能。

3、在芯片上,邊緣觸發輸入cmos鎖存器容易與+2.7v到+5v的cmos邏輯家族接口。AD9754可以支持高達125 msps的更新速率。

4、靈活的單電源工作范圍為+4.5 V至+5.5 V,寬的滿量程電流調整范圍為2毫安至20毫安,允許AD9754在較低的功率水平下工作。

5、AD9754的電流輸出可以容易地配置為各種單端或差分電路拓撲。

規范的定義

線性誤差(也稱為積分非線性或inl)線性誤差定義為實際模擬輸出與理想輸出的最大偏差,由從零到滿刻度的直線確定。

微分非線性(或dnl)

dnl是模擬值變化的度量,標準化為滿標度,與數字輸入代碼的1lsb變化相關。

偏移誤差

輸出電流與理想零點的偏差稱為偏移誤差。對于iouta,當所有輸入均為0時,預期輸出為0毫安;對于ioutb,當所有輸入均設置為1時,預期輸出為0毫安。

增益誤差

實際輸出量程與理想輸出量程之差。實際量程由所有輸入設置為1s時的輸出值減去所有輸入設置為0s時的輸出值確定。

輸出符合范圍

電流輸出數模轉換器輸出端允許的電壓范圍。超過最大柔度極限的操作可能導致輸出級飽和或崩潰,從而導致非線性性能。

溫度漂移

溫度漂移被指定為從環境(+25°C)值到tmin或tmax值的最大變化。對于偏移和增益漂移,以每°C滿標度范圍(fsr)的ppm為單位報告該漂移。對于參考漂移,以每°C的ppm為單位報告該漂移。

電源抑制

當電源在指定范圍內變化時,滿標度輸出的最大變化。

沉降時間

從輸出轉換開始測量,輸出達到并保持在其最終值的指定誤差帶內所需的時間。

故障脈沖

dac中的非對稱切換時間會產生不期望的輸出瞬態,這些瞬態可由故障脈沖量化。它被指定為pv-s中故障的凈面積。

無雜散動態范圍

輸出信號的均方根振幅與指定帶寬上的峰值雜散信號之間的差,單位為分貝。

總諧波失真

thd是前六個諧波分量的均方根值之和與被測輸出信號的均方根值之比。它以百分比或分貝(db)表示。

多音功率比

包含多個等幅載波音調的輸出的無雜散動態范圍。它被測量為載波音調的rms振幅與去除音調區域中的峰值雜散信號之間的差。

功能描述

圖16顯示了AD9754的簡化框圖。AD9754由一個大的PMOS電流源陣列組成,能夠提供高達20毫安的總電流。該陣列被分成31個相等的電流,組成5個最高有效位(msb)。接下來的四位或中間位由15個相等的電流源組成,其值為msb電流源的1/16。其余的lsb是中位數電流源的二進制加權分數。使用電流源而不是r-2r梯形圖實現中低位,提高了多音或低振幅信號的動態性能,有助于保持dac的高輸出阻抗(即,>100kΩ)。

所有這些電流源通過pmos差動電流開關切換到兩個輸出節點(即iouta或ioutb)中的一個或另一個。這些交換機基于一種新的體系結構,這種結構極大地提高了失真性能。這種新的開關結構減少了各種定時誤差,并為差動電流開關的輸入提供匹配的互補驅動信號。

AD9754的模擬和數字部分具有獨立的電源輸入(即AVDD和DVD)。數字部分由邊緣化鎖存器和分段解碼邏輯電路組成,能夠工作在125 msps的時鐘速率和+2.7v到+5.5v的工作范圍內。模擬部分可在+4.5v至+5.5v范圍內工作,包括pmos電流源、相關差分開關、1.20v帶隙基準電壓源和基準控制放大器。

滿標度輸出電流由參考控制放大器調節,并可通過外部電阻rset從2毫安設置為20毫安。外部電阻,結合參考控制放大器和電壓參考VREFIO,設置參考電流IREF,該IREF被鏡像到具有適當比例因子的分段電流源。滿標度電流ioutfs是iref值的32倍。

AD9754提供互補電流輸出,IOUTA和IOUTB。iouta將提供一個接近滿標度的電流輸出,ioutfs,當所有位都很高時(即dac代碼=16383),而ioutb,互補輸出,不提供電流。在iouta和ioutb處出現的電流輸出是輸入代碼和ioutfs的函數,可以表示為:

IOUTA = (DAC CODE/16384) × IOUTFS (1)

IOUTB = (16383 – DAC CODE)/16384 × IOUTFS (2),

其中DAC代碼=0到16383(即十進制表示)。

如前所述,ioutfs是參考電流iref的函數,其名義上由參考電壓vrefio和外部電阻rset設置。它可以表示為:

IOUTFS = 32 × IREF (3)

where IREF = VREFIO/RSET (4)

兩個電流輸出通常直接或通過變壓器驅動電阻負載。如果需要直流耦合,iouta和ioutb應直接連接到與模擬公共線acom相連的匹配電阻負載rload。請注意,rload可以表示iouta或ioutb看到的等效負載電阻,就像雙端接50Ω或75Ω電纜的情況一樣。出現在iouta和ioutb節點的單端電壓輸出很簡單:

VOUTA = IOUTA × RLOAD (5)

VOUTB = IOUTB × RLOAD (6)

請注意:vouta和voutb的滿標度值不應超過指定的輸出符合性范圍,以保持指定的失真和線性性能。

IOUTA和IOUTB上出現的差分電壓Vdiff為:

VDIFF = (IOUTA – IOUTB) × RLOAD (7)

替換iouta、ioutb和iref的值;vdiff可以表示為:

VDIFF = {(2 DAC CODE – 16383)/16384} × VDIFF = {(32 RLOAD/RSET) × VREFIO (8)

最后兩個方程突出了AD9754差動操作的一些優點。首先,差分操作將有助于消除與iouta和ioutb相關聯的共模誤差源,例如噪聲、失真和直流偏移。其次,差分碼相關電流和后續電壓vdiff是單端電壓輸出值(即vouta或voutb)的兩倍,從而為負載提供兩倍的信號功率。

注意:AD9754的單端(VOUTA和VOUTB)或差分輸出(VDIFF)的增益漂移溫度性能可以通過為RLOAD和RSET選擇溫度跟蹤電阻來增強,因為它們的比率關系如等式8所示。

參考操作

AD9754包含一個內部1.20 V帶隙基準,可以很容易地被外部基準禁用和覆蓋。refio用作輸入或輸出,這取決于選擇的是內部引用還是外部引用。如果reflo連接到acom,如圖17所示,則激活內部參考,refio提供1.20 V輸出。在這種情況下,內部基準必須用0.1μf或更大的陶瓷片電容器從refio到reflo進行外部補償。此外,如果需要任何額外的負載,refio應使用輸入偏置電流小于100na的外部放大器進行緩沖。

通過將reflo連接到avdd可以禁用內部引用。在這種情況下,外部參照可以應用于refio,如圖18所示。外部基準可以提供固定的基準電壓以提高精度和漂移性能,或者提供用于增益控制的可變基準電壓。注意,由于內部基準被禁用,不需要0.1μf補償電容器,并且refio的高輸入阻抗(即1 mΩ)將外部基準的任何負載最小化。

參考控制放大器

AD9754還包含一個內部控制放大器,用于調節DAC的滿標度輸出電流IOUTF。控制放大器被配置為V-I轉換器,如圖18所示,其電流輸出IREF由VREFIO和外部電阻RSET的比值,如方程式4所述。IREF被復制到分段的電流源,并使用適當的比例因子來設置IOUTF,如等式3所述。

控制放大器允許寬(10:1)調節范圍

通過將IREF設置在62.5微安到625微安之間,IOUTF在2毫安到20毫安范圍內。IOUTF的寬調節范圍提供了幾個應用程序優點。第一個好處直接與AD9754的功耗有關,它與IOUTF成比例(請參閱功耗部分)。第二個好處是20分貝的調整,這是有益的系統增益控制的目的。

參考控制放大器的小信號帶寬約為0.5mhz。控制放大器的輸出通過150 pf電容器進行內部補償,該電容器限制控制放大器的小信號帶寬并降低其輸出阻抗。由于-3db帶寬對應于主極點,因此時間常數,在這種情況下,控制放大器對階躍參考輸入響應的穩定時間可以近似,時間常數可以近似為320ns。

有兩種方法可以改變固定資源集的IREF。第一種方法適用于內部基準被禁用的單電源系統,并且refio的共模電壓在其1.25 v到0.10 v的遵從范圍內變化。refio可以由單電源放大器或dac驅動,從而允許對固定rset改變iref。自從refio的輸入阻抗約為1 mΩ,可以使用在電壓模式拓撲中配置的簡單、低成本的r-2r梯形dac來控制增益。該電路如圖19所示,使用AD7524和外部1.2V參考電壓AD1580。

第二種方法可用于雙電源系統中,其中refio的共模電壓是固定的,并且iref由經由放大器施加到rset的外部電壓vgc來改變。該方法的一個例子如圖25所示,其中使用內部參考將控制放大器的共模電壓設置為1.20 V。外部電壓Vgc參考ACOM,且不應超過1.2 V。

rset使得irefmax和irefmin分別不超過62.5μa和625μa。圖20中的相關方程可用于確定rset的值。

模擬輸出

AD9754產生兩個互補電流輸出,IOUTA和IOUTB,可以配置為單端或差分操作。iouta和ioutb可以轉換成互補的單端電壓輸出,vouta和

voutb,通過負載電阻rload,如dac傳輸函數部分中由等式5到8所述。vouta和voutb之間存在的差分電壓vdiff也可以通過變壓器或差分放大器配置轉換為單端電壓。

圖21顯示了AD9754的等效模擬輸出電路,該電路由與每個分段電流源相關聯的PMOS差動電流開關的并行組合組成。iouta和ioutb的輸出阻抗由pmos開關的等效并聯組合確定,通常為100kΩ與5pf并聯。由于pmos器件的性質,輸出阻抗也略微依賴于輸出電壓(即vouta和voutb),并且在較小程度上依賴于模擬電源電壓、avdd和滿標度電流ioutfs。雖然輸出阻抗的信號依賴性可能是直流非線性和交流線性(即失真)的來源,但如果注意到某些預防措施,其效果可能會受到限制。

iouta和ioutb也有一個負電壓和正電壓符合范圍。負輸出合規范圍-1.0V由CMOS工藝的擊穿極限設定。超過此最大限制的操作可能導致輸出級故障,并影響AD9754的可靠性。正輸出符合性范圍略微依賴于滿標度輸出電流ioutfs。當IOUTFs=20毫安時,其標稱電壓從1.25伏略微降低至1.00伏(當IOUTFs=2毫安時)。超過正柔度范圍的操作將導致輸出信號的限幅,嚴重降低AD9754的線性度和失真性能。

對于需要最佳直流線性度的應用,iouta和/或ioutb應通過i-v運放配置保持在虛擬地面上。將iouta和/或ioutb保持在虛擬地上,保持ad9754的輸出阻抗不變,顯著降低其對線性的影響。然而,由于i-v運放的限制,它不一定導致最佳失真性能。注意,AD9754的INL/DNL規格是使用IOUTA以這種方式測量的。此外,在+4.5 V至+5.5 V的指定電源范圍內,這些直流線性規范幾乎不受影響。

以差分或單端輸出配置在iouta和ioutb處降低電壓輸出擺幅的情況下操作ad9754,減少其輸出阻抗的信號依賴性,從而增強失真性能。雖然IOUTA和IOUTB的電壓符合范圍從-1.0V擴展到+1.25V,但當IOUTA和IOUTB的最大滿標度信號不超過約0.5V時,可獲得最佳失真性能。適當選擇帶有接地中心抽頭的變壓器將允許AD9754提供所需的功率和電壓L在IOUTA和IOUTB處保持降低電壓波動的同時,水平于不同負載。需要差動或單端輸出配置的直流耦合應用應相應地調整負載大小。有關各種輸出配置的示例,請參閱應用AD9754一節。

在AD9754的失真和噪聲性能中最顯著的改進是使用差分輸出配置實現的。通過變壓器或差分放大器的共模抑制,iouta和ioutb的共模誤差源都可以大大減小。這些共模誤差源包括偶階畸變產物和噪聲。隨著重構波形頻率含量的增加和/或振幅的減小,失真性能的增強變得更加顯著。

AD9754的失真和噪聲性能也略微取決于模擬和數字電源以及滿標度電流設置IOUTF。在5.0V電壓下操作模擬電源可確保其內部PMOS電流源和差分開關的最大余量,從而改善失真性能。雖然ioutfs可以設置在2毫安到20毫安之間,但是選擇20毫安的ioutfs將提供最好的失真和噪聲性能,如圖13所示。AD9754的噪聲性能受數字電源(DVD)、輸出頻率的影響,并隨著時鐘頻率的增加而增加,如圖8所示。在3 V到3.3 V之間的低電壓邏輯電平下操作AD9754將稍微減少片上數字噪聲的數量。

總之,ad9754在以下條件下實現最佳失真和噪聲性能:

(1)、差動操作。

(2)、IOUTA和IOUTB處的正電壓擺動限制在+0.5V。

(3)、IOUTF設置為20毫安。

(4)、模擬電源(AVDD)設置為5.0V。

(5)、數字電源(DVD)設置為3.0 V至3.3 V,具有適當的邏輯電平。

注意:AD9754的交流性能是在上述操作條件下表征的。

數字輸入

AD9754的數字輸入由14個數據輸入引腳和一個時鐘輸入引腳組成。14位并行數據輸入遵循標準正二進制編碼,其中db13是最高有效位(msb),db0是最低有效位(lsb)。當所有數據位都在邏輯1時,iouta產生滿標度輸出電流。ioutb產生一個互補輸出,兩個輸出之間的滿標度電流分割作為輸入代碼的函數。

數字接口使用邊緣觸發的主從鎖存器來實現。DAC輸出隨時鐘上升沿更新,如圖1所示,其設計支持高達125 msps的時鐘速率。時鐘可以在滿足指定鎖存脈沖寬度的任何占空比下工作。只要滿足指定的最小時間,設置和保持時間也可以在時鐘周期內改變,盡管這些過渡邊緣的位置可能影響數字饋送和失真性能。當輸入數據在50%占空比時鐘的下降沿上轉換時,通常會獲得最佳性能。

數字輸入是與邏輯閾值兼容的CMOS,

vThreshold,設置為大約一半的數字正極電源(DVD)或vThreshold=dvdd/ 2(±20%)AD9754的內部數字電路能夠在2.7 V至5.5 V的數字電源范圍內工作。因此,當設置DVD以適應TTL驅動器VOH(最大)的最大高電平電壓時,數字輸入也可以適應TTL電平。3伏到3.3伏的dvdd通常可以確保與大多數ttl邏輯系列的適當兼容性。圖22顯示了數據和時鐘輸入的等效數字輸入電路。睡眠模式輸入與此類似,只是它包含一個活動下拉電路,因此確保在保持此輸入斷開的情況下,AD9754保持啟用狀態。

由于ad9754能夠被更新到125 msps,所以時鐘和數據輸入信號的質量對于實現最佳性能非常重要。在邏輯擺動減小的情況下操作AD9754和相應的數字電源(DVD)將導致最低的數據饋通和片內數字噪聲。應指定數字數據接口電路的驅動器,以滿足AD9754的最小設置和保持時間以及其所需的最小/最大輸入邏輯電平閾值。

數字信號路徑應保持較短且運行長度匹配,以避免傳播延遲失配。在AD9754數字輸入和驅動器輸出之間插入一個低值電阻網絡(即20Ω到100Ω)可能有助于減少導致數據饋通的數字輸入處的任何過沖和振鈴。對于較長的運行長度和較高的數據更新率,應考慮采用帶適當終端電阻的帶狀線技術,以保持“干凈”的數字輸入。

外部時鐘驅動電路應為AD9754提供滿足最小/最大邏輯電平的低抖動時鐘輸入,同時提供快速邊緣。快速時鐘邊緣將有助于最小化任何抖動,這將表現為相位噪聲在一個重建的波形。因此,時鐘輸入應該由適合應用的最快邏輯系列驅動。

注意,時鐘輸入也可以通過正弦波驅動,正弦波以數字閾值(即dvdd/2)為中心,并滿足最小/最大邏輯閾值。這通常會導致相位噪聲的輕微退化,這在較高的采樣率和輸出頻率下變得更加明顯。此外,在較高的采樣率下,應考慮數字邏輯閾值的20%公差,因為它將影響有效的時鐘占空比,并隨后減少所需的數據設置和保持時間。

輸入時鐘和數據定時關系

dac中的信噪比取決于時鐘邊緣的位置與輸入數據改變的時間點之間的關系。AD9754是正邊緣觸發的,因此在數據傳輸接近該邊緣時表現出信噪比靈敏度。一般來說,應用ad9754的目的是使數據轉換接近負時鐘邊緣。隨著采樣率的增加,這一點變得更加重要。圖23顯示了信噪比與時鐘位置的關系。

睡眠模式操作

AD9754具有斷電功能,可在2.7 V至5.5 V的指定電源范圍和溫度范圍內關閉輸出電流并將電源電流減小至8.5毫安以下。此模式可通過將邏輯電平“1”應用于休眠引腳來激活。此數字輸入還包含一個活動下拉電路,確保在保持此輸入斷開的情況下,AD9754保持啟用狀態。AD9754斷電所需時間不到50納秒,恢復供電所需時間約為5微秒。

功耗

AD9754的功耗PD取決于幾個因素,包括:(1)AVDD和DVD,電源電壓;(2)IOUTF,滿標度電流輸出;(3)FClock,更新率;(4)重建的數字輸入波形。功耗與模擬電源電流、IAVDD和數字電源電流成正比,IDVDD。iavdd與ioutfs成正比,如圖24所示,對fclock不敏感。

相反,idvdd依賴于數字輸入波形、fclock和數字電源dvdd。圖25和26顯示了idvdd,它是dvdd=5v和dvdd=3v時各種更新率的全刻度正弦波輸出比(fout/fclock)的函數。注意,當dvdd從5v降低到3v時,idvdd如何降低超過2倍。

AD9754應用

輸出配置

以下各節說明AD9754的一些典型輸出配置。除非另有說明,否則假定ioutfs設置為標稱20毫安。對于需要最佳動態性能的應用,建議采用差分輸出結構。差分輸出配置可以包括rf變壓器或差分運算放大器配置。變壓器配置提供最佳的高頻性能,建議用于任何允許交流耦合的應用。差分運放結構適用于需要直流耦合、雙極輸出、信號增益和/或電平移位的應用。

單端輸出適用于需要單極電壓輸出的應用。如果iouta和/或ioutb連接到適當大小的負載電阻器rload(簡稱acom),則會產生正單極輸出電壓。這種配置可能更適合需要直流耦合、接地參考輸出電壓的單電源系統。或者,可以將放大器配置為i-v轉換器,從而將iouta或ioutb轉換為負單極電壓。由于iouta或ioutb保持在虛擬地面上,這種配置提供了最佳的直流線性度。注意,iouta提供的性能略優于ioutb。

變壓器差動耦合

射頻變壓器可用于執行差分到單端信號轉換,如圖27所示。差分耦合變壓器輸出為光譜含量在變壓器通頻帶內的輸出信號提供最佳失真性能。微型電路t1-1t等rf變壓器在較寬的頻率范圍內對共模失真(即偶次諧波)和噪聲提供了極好的抑制。它還提供了電氣隔離和向負載提供兩倍功率的能力。具有不同阻抗比的變壓器也可用于阻抗匹配目的。注意,變壓器僅提供交流耦合。

變壓器一次側的中心抽頭必須連接到ACOM,為IOUTA和IOUTB提供必要的直流電流路徑。iouta和ioutb(即vouta和voutb)處出現的互補電壓在acom周圍對稱擺動,應保持在ad9754規定的輸出符合范圍內。差動電阻器rdiff可插入應用中,其中變壓器的輸出通過無源重構濾波器或電纜連接到負載rload。rdiff由變壓器的阻抗比決定,并提供適當的電源端接,從而導致低vswr。注意,大約一半的信號功率將通過rdiff消散。

使用運放的差動

運算放大器也可用于執行差分到單端轉換,如圖28所示。AD9754配置有兩個25Ω的等負載電阻rload。在iouta和ioutb上產生的差分電壓通過差分運算放大器配置轉換為單端信號。可選的電容器可以安裝在iouta和ioutb上,在低通濾波器中形成一個真正的極。該電容器的加入還通過防止dac的高旋轉輸出過載運算放大器的輸入,提高了運算放大器的失真性能。

這種結構的共模抑制通常由電阻匹配決定。在該電路中,差分運算放大器電路被配置為提供一些額外的信號增益。運算放大器必須從雙電源工作,因為其輸出約為±1.0V。高速放大器,如AD8055或AD9632,能夠保持差分圖28.應選擇在滿足其他系統級目標(即成本、功率)的同時使用AD9754運算放大器性能的直流差分耦合。優化該電路時,應考慮運算放大器的差動增益、增益設置電阻值和滿標度輸出擺幅能力。

圖29中所示的差動電路提供了單電源系統所需的必要電平變換。在這種情況下,作為ad9754和運算放大器的正模擬電源的avdd也用于將ad9754的差分輸出電平移位到中間電源(即avdd/2)。AD8041是適用于這種應用的運算放大器。

單端無緩沖電壓輸出

圖30顯示AD9754配置為為為雙端接50Ω電纜提供約0 V至+0.5 V的單極輸出范圍,因為20毫安的標稱滿標度電流IOUTF流過25Ω的等效負載。在這種情況下,rload表示iouta或ioutb看到的等效負載電阻。未使用的輸出(iouta或ioutb)可以直接或通過匹配的rload連接到acom。只要符合正柔度范圍,就可以選擇不同的ioutfs和rload值。此模式中的另一個考慮因素是積分非線性(inl),如本數據表模擬輸出部分所述。為了獲得最佳的inl性能,建議采用單端緩沖電壓輸出結構。

單端緩沖電壓輸出配置

圖31顯示了緩沖單端輸出配置,其中運算放大器U1對AD9754輸出電流執行I-V轉換。u1將iouta(或ioutb)保持在虛擬地面上,從而最小化了模擬輸出部分中討論的非線性輸出阻抗對dac的inl性能的影響。雖然這種單端配置通常提供最佳的直流線性性能,但其在較高的dac更新速率下的交流失真性能可能會受到u1的旋轉能力的限制。U1提供負單極輸出電壓,其滿標度輸出電壓只是RFB和IOUTF的乘積。滿標度輸出應通過調整IOUTF和/或RFB在U1的電壓輸出擺幅能力內設置。交流失真性能的改善可能導致ioutfs的降低,因為隨后需要接收的信號電流u1將降低。

電源和接地注意事項,電源拒絕

許多應用要求在不太理想的工作條件下獲得高速和高性能。在這些電路中,印制電路板設計的實現和結構與電路設計同等重要。必須使用適當的射頻技術進行設備選擇、放置和布線,以及電源旁路和接地,以確保最佳性能。圖39-44說明了在AD9754評估板上實現的推薦印刷電路板接地、電源和信號平面布局。

可測量地影響系統性能的一個因素是dac輸出抑制疊加在模擬或數字直流配電(即avdd、dvdd)上的直流變化或交流噪聲的能力。這稱為電源抑制比(PSRR)。對于電源的直流變化,dac的結果性能直接對應于與dac的滿標度電流ioutfs相關聯的增益誤差。直流電源上的交流噪聲在配電由開關電源產生的應用中很常見。通常,開關電源噪聲會在幾十kHz到幾MHz的頻譜范圍內出現。在這個頻率范圍內,AD9754 AVDD電源的PSRR與頻率的關系如圖32所示。

注意:圖32中的單位是(安培輸出)/(伏特輸入)的單位。模擬電源上的噪聲有調制內部開關的作用,因此也有調制輸出電流的作用。因此,直流電源上的電壓噪聲將以非線性方式添加到所需輸出。由于這些交換機的相對大小不同,psrr非常依賴于代碼。這會產生一種混合效應,可以將低頻電源噪聲調制到更高的頻率。當滿標度電流指向其中一個差分dac輸出時,將發生最壞情況下的psrr。因此,圖32中的psrr測量表示數字輸入保持靜態并且20毫安的滿標度輸出電流被定向到被測量的dac輸出的最壞情況。

舉例說明電源噪聲對模擬電源的影響。假設開關頻率為250 kHz的開關調節器產生10 mV rms的噪聲,為了簡單起見(即忽略諧波),所有這些噪聲集中在250 kHz。為了計算這些不希望出現的噪聲中有多少將作為施加在dac滿標度電流ioutfs上的電流噪聲出現,必須使用圖32在250khz下確定psrr(單位:db)。計算給定的psrrrload,使得psrr的單位從a/v轉換為V/V,按比例因子20×對數調整圖32中的曲線(RLoad)。例如,如果rload為50Ω,則psrr減少34 db(即,在1 mhz時dac的psrr,在圖32中為74 db,變為40 db vout/vin)。

在任何高速、高分辨率的系統中,正確的接地和解耦應是首要目標。AD9754具有獨立的模擬和數字電源和接地引腳,以優化系統中模擬和數字接地電流的管理。一般來說,模擬電源avdd應與模擬公共端acom分離,盡可能靠近芯片。同樣,數字電源dvdd應盡可能地與dcom在物理上分離。

對于那些需要模擬和數字電源的單個+5V或+3V電源的應用,可以使用圖33所示的電路生成干凈的模擬電源。該電路由帶獨立電源和回流線的差分lc濾波器組成。使用低esr型電解和鉭電容器可以獲得較低的噪聲。

應用

保持電源和地面的低噪聲是從AD9754獲得最佳結果的關鍵。如果實施得當,接地平面可以在高速電路板上執行一系列功能:旁路、屏蔽電流傳輸等。在混合信號設計中,電路板的模擬和數字部分應相互區別,模擬接地平面應限制在覆蓋模擬信號跡線的區域內,而數字tal地平面僅限于覆蓋數字互連的區域。

DAC、參考和其他模擬元件的所有模擬接地引腳應直接連接到模擬接地平面。兩個接地平面應通過DAC下方或1/2英寸內1/8至1/4英寸寬的路徑連接,以保持最佳性能。應注意確保地平面在關鍵信號路徑上不間斷。在數字方面,這包括運行到dac的數字輸入線以及任何時鐘信號。在模擬側,這包括dac輸出信號、參考信號和電源饋線。

還建議在電力線路布線中使用寬梯段或平面。這起到了雙重作用:為部件提供低串聯阻抗電源,以及為適當的接地平面提供一些“自由”電容去耦。在信號和電源-接地互連的布局中必須小心,以避免在信號-接地路徑中引起外部電壓降。建議所有連接都要短、直接,并且盡可能靠近封裝,以盡量減少不同電流之間傳導路徑的共享。當運行長度超過一英寸時,應考慮帶適當終端電阻的帶狀線技術。該電阻的必要性和值將取決于所使用的邏輯系列。

有關高速、混合信號印刷電路板的實現和構造的更詳細討論,請參閱模擬設備的應用說明AN-280和AN-333。

多音性能考慮和表征

高速dacs的頻域性能傳統上是通過分析重建的滿標度(即0 dbfs)的頻譜輸出、特定輸出頻率下的單音正弦波和更新率來表征的。盡管這種特征數據是有用的,但是對于重建的多音或擴頻波形,它通常不足以反映dac的性能。事實上,在帶限波形的最高指定頻率(即,fh)下使用滿標度的單音來評估dac的頻譜性能通常表示該給定波形的dac的“最壞情況”性能。在時域中,該滿標度正弦波表示該帶限信號將遇到的最低峰均方根比或峰值因子(即v peak/v rms)。

預失真dac的數字輸入信號,以補償與信號鏈中隨后的模擬組件相關聯的非線性。例如,與功率放大器相關聯的信號壓縮可以通過使用功率放大器的逆非線性傳遞函數預失真dac的數字輸入來補償。在這兩種情況下,應仔細評估dac在降低信號電平下的性能。

全尺度單音將導致dac中存在的所有動態和靜態非線性,這些非線性會導致dac的失真,從而導致sfdr的性能。參考圖3,隨著重建的全尺寸單音波形頻率的增加,任何dac(即ad9754)的動態非線性傾向于占主導地位,從而有助于其sfdr性能的衰減。然而,與大多數采用r-2r梯形圖進行低比特電流分段的dac不同,ad9754(以及其他txdac成員)在失真性能方面表現出改進,因為單音的振幅從其滿標度水平降低。如果將sfdr性能與不同振幅(即0 dbfs、-6 dbfs和-12 dbfs)下的頻率以及圖4至圖7所示的采樣率進行比較,則在降低的信號電平下失真性能的這種改善是明顯的。在dac傳輸函數的整個范圍內保持良好的“小規模”線性度對于保持良好的多音性能也是至關重要的。

盡管描述dac的多音性能往往是針對具體應用的,但通過評估dac在不同時鐘速率和載波頻率下的單、雙和多音測試向量的掃頻功率(即振幅)性能,也可以獲得對dac潛在性能的更多了解。當重建特定波形時,dac在不同的時鐘速率下進行評估,該波形的幅度從滿標度(即0 dbfs)以3db增量減小。對于每個特定波形,可以在圖9-11所示的不同測試時鐘速率下生成顯示sfdr(超過nyquist)性能與振幅的關系圖。請注意,每個圖中的載流子-總鎖比率保持不變。在每種情況下,當振幅從0 dbfs減小到大約-9.0 dbfs時,可以看到sfdr性能的改善。

多音測試向量可以由多個等幅、間隔的載波組成,每個載波代表圖37a所示的定義帶寬內的信道。在許多情況下,一個或多個音調被去除,以便可以評估dac的互調失真性能。與dac相關聯的非線性將產生虛假音調,其中一些音調可能會回落到“空”信道中,從而限制信道的載波噪聲比。根據系統的光譜掩模和濾波要求,落入感興趣頻帶之外的其他雜散分量也可能很重要。

這個特殊的測試向量集中在奈奎斯特帶寬(即fclock/4),通帶為fclock/16。將音調集中在較低的區域(即fclock/10)將導致性能的提高,而將音調集中在較高的區域(即fclock/2.5)將導致性能的降低。

應用程序使用AD9754的VDSL應用程序

甚高頻數字用戶線(vdsl)技術在需要短距離數據傳輸的應用中發展迅速。采用qam調制,以多個離散音調傳輸數據,可以獲得較高的數據速率。

與其他多音應用一樣,每個vdsl音調能夠根據該音調周圍窄帶中的信噪比(snr)發送給定數量的比特。音調在幾kHz到10 MHz的范圍內均勻分布。在這個范圍的高頻端,性能通常受到電纜特性和環境因素(如外部干擾)的限制。在較低頻率下的性能更依賴于信號鏈中組件的性能。除了帶內噪聲外,來自其他音調的互調也可能潛在地干擾給定音調的數據恢復。圖35中的兩個圖表示一個500音調的丟失的二進制測試向量,頻率均勻分布在400赫茲到10兆赫之間。這個測試通常是為了確定失真是否會限制在一個音調中傳輸的比特數。測試向量具有一系列約750 kHz的丟失音調(如圖35A所示)和一系列約5 MHz的丟失音調(如圖35B所示)。在這兩種情況下,發射音調和空盒之間的偽自由范圍大于60 dB。

CDMA

載波分頻多址(cdma)是一種空中發射/接收方案,其中發射路徑中的信號用偽隨機數字碼(有時稱為擴頻碼)調制。這樣做的效果是將發送的信號擴展到一個很寬的頻譜。與dmt波形類似,包含多個用戶的cdma波形可以被描述為具有高峰值平均比(即峰值因子),從而要求在發送信號路徑中具有高度線性分量。頻譜的帶寬由正在使用的cdma標準定義,并且在操作中通過使用具有特定特性的擴頻碼來實現。

傳輸路徑中的失真可能導致功率被傳輸出定義的頻帶。帶內發射功率與帶外發射功率之比通常被稱為相鄰信道功率(acp)。這是一個監管問題,因為有可能干擾通過空氣傳輸的其他信號。監管機構在傳輸帶外定義了一個光譜屏蔽,而ACP必須在這個屏蔽之下。如果傳輸路徑中的失真導致acp高于光譜掩模,則需要濾波或不同的組件選擇來滿足掩模要求。

圖36顯示了在使用AD6122 CDMA 3V發射機中頻子系統的W-CDMA發射機應用中使用的AD9754的示例。AD6122具有外部增益控制和低失真特性等功能,這些功能是高級相鄰信道功率(ACP)要求WCDMA。

圖37顯示AD9754重建寬帶,或W-CDMA測試向量,帶寬為5 MHz,中心頻率為15.625 MHz,采樣速率為62.5 msps。給定測試向量的acp在70db處測量。

AD9754評估委員會概述

AD9754-EB是AD9754 14位DAC轉換器的評估板。在任何需要高分辨率、高速轉換的應用中,用戶都可以通過對版圖和電路設計的仔細關注,結合原型區,輕松有效地評估AD9754。

該板允許用戶靈活地在各種配置中操作AD9754。可能的輸出配置包括變壓器耦合、電阻端接、逆變/非逆變和差動放大器輸出。數字輸入被設計成直接從不同的字發生器驅動,板載選擇增加一個電阻網絡,以適當的負載終止。還制定了操作AD9754的內部或外部參考或行使掉電功能的規定。


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